LVDS信號吸信號一致性測試,串行信號測試,抖動時序測試,MDI測試,完整性測試


1.2輸入時鐘信號：即像素時鐘信號，也叫數(shù)據(jù)移位時鐘（在LVDS發(fā)送芯片中，將輸入并行RGB數(shù)據(jù)轉換成串行數(shù)據(jù)時需要使用移位寄存器），像素時鐘信號是傳輸數(shù)據(jù)和對數(shù)據(jù)信號進行讀取的基準。
1.3 待機控制信號（POWER DOWN）：當此信號有效時（一般為低電平），將關閉LVDS發(fā)送芯片中時鐘PLL鎖相環(huán)電路的供電。停止IC的輸出。


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