1、設計前的準備工作

　　在設計開始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預先進行調(diào)研以形成規(guī)劃或者設計準則，從而確保設計結(jié)果不出現(xiàn)明顯的SI問題、串擾或者時序問題。（：EDA設計智匯館）

　　2、電路板的層疊

　　某些項目組對PCB層數(shù)的確定有很大的自主權(quán)，而一些項目組卻沒有這種自主權(quán)，了解你所處的位置很重要。

　　其它的重要問題包括：預期的制造公差是多少？在電路板上預期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線階段使用。

　　根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個插入其它電路板或者背板的PCB都有厚度要求，多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求，這將會極大地約束終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。

　　在信號完整的理想情況下，所有高速節(jié)點應該布線在阻抗控制內(nèi)層（例如帶狀線）。要使SI并保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。

　　3、串擾和阻抗控制

　　來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距（或者平行布線長度）。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串擾限制在100mV以內(nèi)，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的小允許間距。如果設計中包含阻抗重要的節(jié)點（或者是時鐘或者專用高速內(nèi)存架構(gòu)），你就必須將布線放置在一層（或若干層）上以得到想要的阻抗。（：EDA設計智匯館）